Ingeniero/a RTL ASIC

Grupo Oesia · Rivas-Vaciamadrid (Madrid)

Activa · Comprovada fa 50 minuts

PresencialIndefinit6 anysJornada completa

Descripció del lloc

Diseñar, desarrollar e integrar circuitos ASIC y SoC de alto rendimiento, trabajando en verificación, síntesis y validación de diseño.

  • Diseñar y desarrollar circuitos ASIC y sistemas SoC.
  • Desarrollar bloques RTL en Verilog/SystemVerilog basados en ARM/RISC-V u otras plataformas.
  • Integrar IPs y subsistemas en arquitecturas SoC.

Requisits clau

  • Experiencia de 6 años en diseño digital ASIC y verificación funcional.
  • Conocimiento de Verilog/SystemVerilog y diseño RTL.
  • Experiencia con herramientas EDA (Cadence, Synopsys) y verificación.